Cadence设计系统公司近日今日发布了CadenceEncounter数字IC设计平台的最新软件版本，增加了业内领先的功能特性，包括全芯片优化、面向65纳米及以下工艺的超大规模混合信号设计支持，具有对角布线能力的EncounterXInterconnectOption，以及之前已经公布支持的基于Si2通用功率格式(CPF）1。0版本的低功耗设计。新平台提供了L、...
Cadence设计系统公司近日今日发布了Cadence Encounter数字IC设计平台的最新软件版本，增加了业内领先的功能特性，包括全芯片优化、面向65纳米及以下
工艺的超大规模混合
信号设计支持，具有对角布线能力的Encounter X Interconnect Option，以及之前已经公布支持的基于Si2通用功率格式(CPF）1.0版本的低功耗设计。新平台提供了L、XL和GXL三种配置，为先进
半导体设计提供更佳的易用性，更短的设计时间以及更高的
性能。
“最新版本Encounter平台的发布对于STARC成员来说
一次重大发展，因为它用一种全面、高效的方法解决了低功耗设计和生产制造中的核心问题。”STARC副总裁兼总经理Nubuyuki Nishiguchi表示，“
种集成的、贯穿前端至后端的方法为顶尖的设计师们创造了巨大的价值。”
最新版本Encounter平台的一个关键功能就是支持基于Si2的CPF 1.0标准的Cadence低功耗解决方案。Cadence低功耗解决方案提供了完整的设计流程，覆盖逻辑设计、验证和物理实现。CPF是一种业界标准格式，用于指定整个设计流程的节电技术——能够让团队共享和复用低功耗信息。
此外，最新版本的Encounter平台提供了前所未有的可制造性设计(DFM）支持、成品率优化、面向光刻的布线、使用新总线布线能力的混合信号设计，以及运用Virtuoso UltraSim 全芯片模拟器的关键路径模拟等新特性。该平台还支持全新的面向功耗的自动宏布局，和同步多态多角(MMMC)的时序分析和优化等特性。Encounter X Interconnect Option则提供了更高的芯片质量(时序、功耗、性能要求）并节约了成本。
“我们将继续对Encounter平台进行重大改进，以在先进低功耗和45/65纳米设计上继续保持业界领先地位。最新的研发成果将会让大多数先进IC设计直接受益。”CadenceIC数字及低功耗推进部全球副总裁徐季平博士表示，“该版本将多项重大技术突破——如全局先进低功耗设计、DFM、Encounter X Interconnect Option和混合信号设计等，囊括于一个高度集成的设计环境之中。”
